～ごくわずかな電力でも動作する、超低電力センサーチップへの応用めざす～必要な場所に、必要なときのみ電力供給 チップの消費電力減らす 回路設計技術を開発

芝浦工業大学(東京都江東区／学長：村上 雅人)情報工学科の宇佐美 公良 教授は、電子機器や交通マネーなどに使われるICチップにおいて、演算の必要な場所に、必要なときだけ高速で電力供給することで、チップの消費電力を抑える回路設計技術を、東京大学、東京農工大学、慶應義塾大学と共同開発しました。


■ICチップの「高性能化」と「省電力化」を両立
チップの高性能化にともない消費電力は増大する一方であるため、「高性能化」と「省電力化」を同時に実現する技術が求められています。電子機器やチップの省電力化の方法として、電力を使うときだけ通電する「パワーゲーティング」という技術が知られています。しかしこれまでは、CPUコア単位での実現にとどまっており、チップ内部というさらに細かい粒度で行おうとすると、回路の誤作動につながる問題がありました。
今回、宇佐美 教授らは、その際に発生する誤作動のリスクを抑えながら、演算単位の細かい粒度で高速通電を実現。消費電力の低減を可能にしました。この回路を組み込んだセンサーチップが実用化すれば、コンピュータや携帯電話の省電力化だけでなく、自然エネルギーや人間の運動エネルギーなど「ごくわずかな電力」で稼働するさまざまなデバイスへの応用が期待できます。

＜チップを起動させた際の回路への通電イメージ＞
http://www.atpress.ne.jp/releases/61410/img_61410_1.jpg
＜宇佐美 教授らが試作したCPUチップ＞
http://www.atpress.ne.jp/releases/61410/img_61410_2.jpg


■CPU内部の【演算単位】でのパワーゲーティングを実現
コンピュータなどに搭載されるチップ内の素子は、膨大な情報を処理するのに重要な役割を担っています。この素子はコンピュータの高性能化にともない、3年で4倍のペースで増大しており、現在は最大規模で約40億個の素子がチップの中に存在しています。素子の増加、すなわちチップの高性能化にともない、消費電力が増大するために「高性能化」と「省電力化」を同時に実現する技術が求められています。

電子機器の省電力化の方法として、チップ内部で通常は遮断状態にしてある回路に対し、使うときだけ通電する「パワーゲーティング：Power Gating(PG)」という技術が知られています。現在コンピュータの世界で応用されている技術としては、例えばマルチコアCPUのうち、稼働が必要なコアのみを効果的に検出し稼働させるCPUコア単位でのPGが一般的でした。
これに対し宇佐美 教授らは、CPU内部の【演算単位】というさらに細かい粒度でのPGを実現するチップの自動設計技術の開発に成功しました。また、すでに自動設計した回路を組み込んだチップを試作して動作確認まで行っています。

従来、遮断状態にある演算回路に高速で通電しようとすると、チップ内部で大きな電源ノイズが発生し、回路の誤動作につながる問題がありました。そこで今回、チップ内部の電源スイッチの役割を担う素子を細かく分割し、約0.1ナノ秒という時間で少しずつずらしながら通電させることで、電源ノイズの発生を抑えることを可能にしました。

この技術を応用し、車の走行や人の運動による振動、太陽光、熱など、身の周りにあるわずかなエネルギーを電力に変換する、環境発電で動作するセンサーチップが実用化されれば、電子機器の省電力化だけでなく、建物や橋などの老朽化のモニタリングチップや、位置情報や体調管理などができるウェアラブルチップなどさまざまな分野への応用が期待できます。今後は、企業などと連携し、超低電力センサーチップなどへの応用をめざしていきます。

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プレスリリース提供元：＠Press

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