ザイリンクス、次の10年の「All Programmable」デバイスに対応するVivado Design Suiteを発表

JCN Newswire / 2012年4月25日 11時50分

Tokyo, Apr 25, 2012 - (JCN Newswire) - ザイリンクス社(本社:米国カリフォルニア州サンノゼ、NASDAQ:XLNX)は4月24日(米国時間)、IPコアおよびシステムを中心とした新しいデザイン環境である Vivado(TM) Design Suite を発表した。これは、来たる 10年の「All Programmable」デバイスにおけるデザインの生産性向上を目的に基礎から構築したものである。Vivadoツールはプログラマブル ロジックや I/O のデザインを加速させるだけでなく、3D スタックド シリコン インターコネクト テクノロジや ARM(R) プロセッシング システム、アナログ ミックスド シグナル (AMS)、数多くの半導体IPコアを組み込んだデバイスへのプログラマブル システムのインテグレーションおよびインプリメンテーションを短時間で実現する。他社の開発環境と比べて最大で 4 倍の生産性を誇る Vivado Design Suite は、プログラマブルシステムのインテグレーションおよびインプリメンテーションが抱える大きなボトルネックを解消する。

ザイリンクスのプラットフォーム開発のシニア バイス プレジデント、ビクター ペン (Victor Peng) は、「さらなる生産性の向上やより早期の市場投入、そしてプログラマブル ロジックの枠を超えたプログラマブル システムにおける統合性を求めるユーザーニーズに応えるべく、ザイリンクスのエンジニアが 2008 年から開発に取り組んできた成果となるものが、この Vivado ツールです。Vivado ツールは、究極の容量および帯域幅を実現する当社のスタックド シリコン インターコネクト ベースの Virtex-7 デバイスを使用しているユーザーを含む、100社を超える顧客企業とアライアンス プログラム メンバー企業にて、過去 12 ヵ月間に渡ってベータ版での検証が行われています」と述べている。

Vivado デザイン環境

Vivado Design Suite は、システム - IC 間レベルの新世代ツールを備えた高度な統合開発環境 (IDE) を提供する。デザイン スイートに含まれるツールはすべて、実メモリ上でのスケーラブルなデータ構造の共有と汎用性のあるデバッグ手法を提供するバックボーン上に構築されている。Vivado ツールは業界規格に基づくオープン環境でもあるため、AMBA4 AXI4 インターコネクトや、IP-XACT の IP パッケージング メタデータ、Tcl (Tool Command Language)、SDC (Synopsys Design Constraints)、さらにはユーザーニーズに合わせたデザイン フローを容易にするその他各種規格にも対応する。このツールは、さまざまなタイプのプログラマブル技術を組み合わせたデザインや、1 億ゲート ASIC 相当のデザインへのスケール アップなども実現できるように設計されている。

Vivado IDE は、集積度の増大に伴う問題を解消するため、ESL (Electronic System Level) デザイン ツールを提供している。ESL デザイン ツールは C 言語で記述され、再利用が容易な標準的な形式でパッケージされており、また、アルゴリズム IP を利用している。C 言語を採用しているため、ブロック単位あるいはシステム全体のシミュレーションを 3 倍の速度で実施することが可能で、ハードウェアでのシミュレーションを併用することで 100倍以上の速度で実施することができる。

また、インプリメンテーションのボトルネックに対しては、階層デバイス エディターおよびフロア プランナー、SystemVerilogを3~15倍という業界最高レベルのスピードでサポートするロジック合成ツール、そして確定性に優れた 4 倍速の配置配線エンジン (タイミング、ワイヤ長、配線密度などを変数とするコスト関数を最小にする解析を使用) などのツールを提供している。また、インクリメンタル フローを使用することで、ECO (Engineering Change Order) によって生じた変更を、パフォーマンスを維持しながらデザインを部分的に再度インプリメントすることで短時間のうちに処理できる。実メモリ上でのスケーラブルなデータ構造を共有可能なこれらのツールは、デザイン フローの各段階において消費電力、タイミング、および面積を予測し、アップ フロント解析に続いて、自動化されたクロック ゲーティングなどの統合された機能の最適化を実現する。

Broadcom 社のハードウェア開発エンジニアリング担当マネージャーであるポール ロルフ (Paul Rolfe) 氏は「Vivado Design Suite と Virtex(R)-7 2000T FPGA の併用により、プログラマブル ロジック業界ではパラダイム シフトが起きています。当社は Vivado を使用することで、手動によるフロアプランやパーティショニングを行うことなく、業界で最も高性能な FPGA でのデザインを実現できました。シリコンおよびソフトウェアの両側面においてザイリンクスがもたらす革新的な技術には目を見張るものがあります」と述べている。

供給体制

Vivado Design Suite バージョン 2012.1 は、アーリー アクセス プログラムの一環として入手可能である。詳細は、ザイリンクスの販売代理店へ問い合わせされたい。バージョン 2012.2 は今年の夏の初めに一般ユーザー向けに提供開始を行う予定で、WebPACK(TM) および Zynq-7000 エクステンシブル プロセッシング プラットフォームのサポートは年内での提供を予定している。現在 ISE Design Suite Edition を使用してサポートを受けているユーザーへは、新しい Vivado Design Suite Edition と IDS が追加でライセンス費用を支払うことなく使用できる。7 シリーズ デバイスおよびそれより前の世代のデバイスを使用したデザインを設計しているユーザーに対しては、ISE Design Suite のサポートを継続して提供する予定である。詳細は、 http://japan.xilinx.com/design-tools を参照されたい。

ザイリンクスについて

ザイリンクスは、ハードウェアからソフトウェア、デジタルからアナログ、そしてシングル ダイから 3D IC 上のマルチ ダイまでと、従来のデバイスの枠を超えた All Programmable テクノロジおよびデバイスを開発している。業界をリードするこれらデバイスを次世代設計環境および IP と共に提供することで、プログラマブル ロジックからプログラマブル システム インテグレーションまで、幅広いユーザー ニーズに応える。

詳しい情報はウェブサイト http://japan.xilinx.com/ で公開している。

※ ザイリンクスの名称およびロゴ、Artix、ISE、Kintex、Spartan、Virtex、Vivado、その他本プレスリリースに記載のブランド名は米国およびその他各国のザイリンクスの登録商標または商標です。ARM は EU およびその他各国の ARM の登録商標です。その他すべての名称は、それぞれの所有者に帰属します。

このプレスリリースに関するお問い合わせは下記へ
ザイリンクス株式会社
マーケティング本部 竹腰
TEL:03-6744-7740/FAX: 03-5436-0532

株式会社井之上パブリックリレーションズ
ザイリンクス広報担当 鈴木/関
TEL:03-5269-2301/FAX: 03-5269-2305

下記のザイリンクス株式会社 Web サイトもご参照ください。
トップページ: http://japan.xilinx.com/
プレスリリース(日本語): http://japan.xilinx.com/japan/j_prs_rls/
このリリースの全文は次のURLを参照のこと: http://japan.xilinx.com/japan/j_prs_rls/2012/software/vivado-design-suite.htm

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