Foveros Directを2023年後半に出荷 インテル CPUロードマップ

　12月4日～8日にかけて、サンフランシスコでIEDM 2022(正式名称は2022 IEEE International Electron Devices Meeting)が開催された。サンフランシスコで、と書くことからわかるようにこちらはリアルイベントであるが、オンラインの形でも12月12日から内容が公開されている。

　このIEDM、ISSCC(International Solid-State Circuits Conference)やVLSI Symposiumなどと並んで、主に半導体のデバイスそのものに関する重要な学会となっている。

　当然ここでは多くの半導体関係企業や研究所、大学などからの発表が行なわれているわけだが、インテルも例に漏れずここで多数の発表をしている。なにしろ合計で11本の講演を行なっており、うち3つは招待講演である。今回はこのIEDMにおけるインテルの発表内容を解説したい。

　ちなみに5日間ものイベントではあるが、初日はチュートリアルセッションで、合計6本のチュートリアルが開催される。チュートリアル、といってもまったくの素人ではなく、半導体にはそれなりに知識があるが、その分野には明るくないという人のためのセッションなので、初心者向けでは全然なかったりする。

　翌日はShort Courseと呼ばれる、8時間半にもおよぶ「全然Shortではない」特定分野向け集中講座が2本実施される。今年で言えばShort Course 1が“High-Performance Technologies for Datacenter and Graphics to enable Zetta Scale Computing”、Course 2が“Next-Generation High-Speed Memory for AI and High Performance Compute”となっている。

　3日目からがいよいよ本番で、まずPlenary講演が3本(それぞれ45分)行なわれたあと、5日目まで最大で同時8セッションが並行開催される形で実施される。そんなわけでリアルイベントに参加しても、実は全セッションに参加するのは物理的に不可能である。それもあってオフラインの形で後から全セッションの内容を確認できるのは便利である。

Foveros Directを2023年後半に出荷

　それはともかくとして、そのPlenary講演の最初に行なわれたのが、Ann Kelleher博士(EVP&GM, Technology Development)による“Celebrating 75 Years of the Transistor”という講演である。

これは事前のアナウンス。要旨は左に記されている通りで、今後もムーアの法則は要求され続けるし、そのためにはさらなる革新が必要、という話である

　内容はこれまでのトランジスタの発展を振り返りながら、今後もますますトランジスタの高密度化が進んでいくこと、その際の設計技法として従来のDTCO(Design-Technology Co-Optimization)からSTCO(System-Technology Co-Optimization)に切り替わりつつあること、また単にトランジスタの構造だけでなくインターコネクトや素材、メモリー素子などでも進化が必要であり、このためには新素材とか新しい露光技術、システム分割の方式、信頼性確保、製造/パッケージングやソフトウェアなど多岐に渡る分野での革新が必要で、このためには人材がさらに必要となる、と述べている。

　Kelleher博士の講演はわりと高いレベルの話で、あまり技術的に細かい話は出てこなかったのだが、3つほどご紹介したいスライドがある。先にSTCOという言葉が出てきたが、その実例として出てきたのがPonte Vecchioだった。

EMIBとFoverosを駆使して47ものタイルから構成されるPonte Vecchioだが、冷静に考えると本当にここまで分割する必要はあったのだろうか？

　単に機能分割するだけだと、プロセス的に必ずしも合理的に分割できるとは限らない。ましてやPonte Vecchioの場合、異なるプロセスで製造したタイルを組み合わせることになるので、その設計は通常のモノリシックな製品に比べると猛烈に難しくなる。それであってもモノリシックな構成ではPonte Vecchioは構築不可能であり、これを実現できたのはSTCOのお蔭というわけだ。

　また同社のプロセスについても言及があった。一番アレなのは、すでにIntel 4がManufacturing Readyとされたことだろう。ただしHVM(High Volume Manufacturing)扱いにはなっていないあたりは、まだサンプル出荷のレベルに留まっていると判断すべきだろう。

Intel 4は公式にはIFSの対象外のはずだが、実際にはSiFiveのHorse CreekというチップがIntel 4で製造されることが発表されているので、これも含むことになる

　これに続き、2023年後半にはIntel 3の量産準備が、2024年前半にはIntel 20A、後半にはIntel 18Aの量産準備が整うとされている。

　しかしこうなると、インテルのデータセンター向け製品の詰まり具合がヤバいことになる。下の画像は今年の2月に行われたInvestor Meetingのものだが、なにしろ現時点でもまだSapphire Rapidsが出荷開始されていないわけで、つまり2023年にSapphire Rapidsが出てそこから半年かそこらで今度はEmerald Rapidsが出る、という予定に切り替わるわけだ。

これは以前も示したスライド。今のところはSapphire Rapids以外はオンタイムであるのだが……

　そして2つ前の画像のロードマップがそのまま行くのであれば、そのEmerald Rapidsの出荷と同じころにGranite RapidsとSierra Forestの生産(製品の量産は難しいだろう。おそらく検証用のシリコンの量産がスタートといったあたりだろう)し、ここで問題がなければ2024年に両製品の本格量産が始まる、というのが現時点での見通しに基づく現実的(?)なスケジュールかと思う。

　しかし実績があるはずのIntel 7を使ったSapphire Rapidsがこれだけ遅れている現状、新プロセスとなるGranite Rapidsがどこまで順調に進むのか不安しか感じないのが正直なところである。

　話をKelleher博士の講演に戻すと、Foveros Directを2023年後半に利用可能にすることと、2025年までの範囲でPluggable Opticsのソリューションを提供する予定であることが公開されたのが今回新しく発表された事柄となる。

右はSilicon Opticsに絡む話。最近GlobalFoundriesもここに向けたソリューションを本格的に提供するようになってきており、来年こそマーケットが立ち上がるかもしれない

配線密度をさらに3倍に上げたFoveros

　さて本題はここから。今回のIEDMでインテルは8本の講演を行なった。そのうちの1つがPaper #27.3の“Enabling Next Generation 3D Heterogeneous Integration Architectures on Intel Process”という論文である。要するにFoverosの話である。

これはインテルによるダイジェスト。より高密度なパッケージ接続技法に関するものである

　Foverosの話は今年のHotChipsでも触れられており、この内容を連載682回でも説明しているが、いろいろ不明な部分が明らかにされた格好だ。

　Ponte VecchioやMeteor Lakeなどがその良い例だと思うが、Chiplet(インテル用語ならタイル)を組み合わせることで、一見するとモノシリックなチップ(QMC:疑似モノシリックチップ)を作ることがすでに可能になっている。

QMCという呼び方が一般的かどうかは判断しにくい。あまり一般的でない気もする

　上の画像は概念というか現実には存在しないチップであるが、Top ChipletとBase Chiplet同士は直接Hybrid Bondingで接続される。Base Chipletの中で外部に信号を出したい、あるいはTop Chipletから直接外部に信号を出したい(が、真下にBase Chipletがある)場合は、TDV(Through Dielectric Vias)を使って下に信号を引っ張ればいい。

　またTop Chipletの真下にBase Chipletが存在しないケースでは、単にTDVを挟んでパッケージと接続する形になる。基本的にこの構成はFoveros Omniで実現できるという話は以前説明されたとおりだ。今回の話はこの続きとなる。

　Foveros OmniはBump Pitchが25μm、つまり1mm²のサイズに40×40で1600本の配線を通せる構成になっていたが、より配線密度を引き上げる必要がある、とする。

左は2021年のIEDMで発表されたもの。実はFoveros OmniはまだBumpを使っているのでHybrid Bonding「ではない」

　連載682回で説明したように、Foveros Omniの次にあたるFoveros Directでは、Top ChipletとBase Chipletの間にBumpを挟まず、おそらく分子間力を利用して直接銅配線同士を接続する仕組みが使われるとしていたが、これがおそらく9μmピッチと想定されていた(正確な数字は未公表)。

　これで配線密度は2.78倍、1mm²あたり1万2000本強の配線を通せる格好になるが、今後QMCがさらに広く使われるようになると、これでは足りないという話になる。今回発表されたのは、なんとピッチを3μmまで縮めたものである。

ピッチが3μmなので、接触部の寸法そのものはおおむねその半分の1.5μmほどになる

　真ん中のグラフにあるように、今年のHot Chipsで公表されたものは9μmのものだったが、これの密度をさらに3倍に上げた、ということになる。

　当然これでHB(Hybrid Bonding)を実現しようとすると、構造に対してより敏感になるとしているが、なにしろ接触部の面積が9分の1になるからこれは当然である。なのでCMP(Chemical-Mechanical Polish:半導体製造で、エッチングした後に不要部を取り去る際に、化学薬品などを使って削り取る工程。イメージ的にはコンパウンドを使って磨く感じになる)をうまく利用して平滑さを上げることが重要としている。

　実際一番右にあるパッド(接触部)の高さの測定結果を見ると、側面がほぼ垂直に立ち上がるようになっているのがわかる。これが斜めになったりしていると接触面積が減ってしまうわけで、このあたりをうまく作り込むことが重要とする。

Hybrid Bondingは土台の反りをいかに抑えるかがポイント

　下の画像が今回試作されたHBの断面写真となる。一見する限りはかなり綺麗に接続できており、またテストの結果も良好とのこと。

微妙にChipletのずれはあるが、問題なく接続できていることはわかる。ただ接続部の幅が1.5μm程度しかないので、Chiplet同士のずれを0.1μm未満に抑えないと厳しいわけで、より精密な制御が必要になる

　下の画像がこのHBを構築するための製造プロセスである。

1～5はTop ChipletとBase Chipletの両方に対して行うので、ここは並行して実施され、6で組み合わされる形になる

　左上から横方向に順に、下のようなけっこう面倒な処理になっている。

• 1:土台(Carrier)にChipletを置く
• 2:その上に誘電材を構成する
• 3:CMPを使ってこれを平坦化する
• 4:必要な個所にTDVを構築する
• 5:全体の上にHB層を構築する
• 6:1～5をもう一度繰り返し、製造されたTop Chipletをひっくり返して載せる
• 7:土台を外す
• 8:全体をパッケージに載せる

　この2番目、つまりChiplet全体を覆うように誘電材を構築するという処理が意外に大変で、土台の反りをいかに抑えるかがポイントとの話であった。

CMPを使うためには通常のシリコンウェハーと同じサイズのキャリアを使う必要があり、当然反りが問題になりやすい。特に左図のように、Chipletの隙間は落ち込むわけで、ここで十分な高さまで誘電材を埋めるのが、反りがあると大変だった模様

　またこの角にあたる部分は強度的にストレスがかかりやすいので、欠けないようにするのが大変だったという話も紹介された。

具体的にどうすれば割れを発生させずに済むかに関しては当然秘密であるが、パラメーターの調整次第という話であった

　さらに言えばこの誘電材の構築後の平滑化(先の3)にあたっては、20μmほど削り込む必要があるとされる。これは通常のCMOSプロセスの10倍だそうで、通常のCMOSプロセスと同じスラリー(研磨剤)を使っていたら時間がかかりすぎてしまう。

　そこでおそらくはもう少し荒い研磨剤を用意するとともに、削り方を工夫することで実現した、とされる。

左がまだ削る前である。Chiplet #1と#2の間に電極を設けたいわけで、まず全体に広く電極の材料を塗布、CMPによって高さをChiplet #1/#2と同じところまで削り込む格好である

　その分荒れ具合は少し大きくなっているようで、通常のCMOSプロセスで使うスラリーだと0.75～1Å程度を削れるのに対し、今回使ったスラリーでは3.2～3.3Å程度を一気に削れるようになったそうだ。

　もちろんこのままでは荒すぎる気がするので、あるいはまずこの荒いスラリーで大雑把に削った後、最後により目の細かい(?)スラリーでより厳密に削ったのかもしれないが(どの程度まで削れば分子間力での接続に十分なのか、に関して筆者は情報を持っていない)。

　ところで先にTDVについて少しだけ触れた。一般にはこれはTSV(Through Silicon Vias:シリコン貫通電極)を使うが、インテルはこれをTSVではなくTDVを使うのが効果的としている。両者の違いは材質で、要するに銅配線を使うか、誘電材を使うかである。

　CMOSプロセスではここにタングステンを使ったりするが、TSVでは通常銅である。ではTSVをTDVにするとなにが良いか？　というのが下の画像だ。

少なくともTDVを使うのはこの世代からで、初代のFoveros DirectはTSVベースと思われる

　TSVは配線密度を上げると配線抵抗も急速に増えることでIR Drop(要するに電圧降下だ)も大きくなる。一番右のグラフがわかりやすいが、TSVでは配線に起因する寄生容量が比較的大きく、また信号周波数の影響を受けやすい。TDVだとこの影響が少ないため、Power/Signal Integrity(電源供給や信号送受信の収束性)が向上する、とのことだった。

　今回の発表は、「次世代の」Foveros Directを目指したものであり、3μmまで配線ピッチを縮めることが現実的に可能、というものとなっている。こうなると1mm²あたり11万1千本以上の配線密度を実現可能で、しかもTSVを利用した場合より良い伝達特性が実現できる、というものであった。

　少なくとも2023年後半登場の第1世代Foveros Directには利用されないので、今すぐどうこうという話ではないが、まだまだ3Dパッケージング技術は発展の余地がある、ということを知らしめる発表となった。

ついでに言えば、QMCを構築するための方法論の確立も今回の発表の骨子の1つである