CPU革命！ 裏面電源供給技術PowerViaのテスト実装に成功 インテル CPUロードマップ

　6月11日から京都で開催されていた2023 Symposium on VLSI Technology and Circuitにおいて、インテルは基板裏面から電源を供給する配線方式「PowerVia」関連の内容を2つ発表した。

　1つはT1-1の“E-Core implementation in Intel 4 with PowerVia(Backside Power) Technology”、もう1つがT6-1の“Intel PowerVia Technology: Backside Power Delivery for High Density and High-Performance Computing”である。どちらも似てはいるのだが、後者がPowerVia全体の発表で、前者はこれをIntel 4プロセスに移植した上で、E-coreに実装してみた結果を示したものである。

　実はこの件に関しては事前説明会もあったのだが、ちょうどCOMPUTEXやAMDの新製品の話などと見事に時期が被った関係で、少し遅くなったが今回まとめて説明しよう。

基板裏面から電源を供給する配線方式 PowerVia

　PowerViaの概略は連載656回で紹介した。要するにトランジスタ層の裏側から電源供給をする方式である。このPowerVia、本来はIntel 20Aで導入される技術でありそれは今回も変わっていないのだが、いきなりIntel 20Aに導入するのではなく、まず先行してIntel 4に試験的に実装してみた、というのが今回の発表である。

　そもそもPowerViaというか、一般にはBackside Power Deliveryという呼び方をするが、この目的はなにか？　というのを1枚にまとめたのが下の画像だ。

PowerViaの目的。PPA(Power, Performance and Area)だけでなくC(Cost)の最適化にもつながる、としている

　配線層に電源ラインを通す必要がなくなるので、複雑化している配線層の混雑を緩和でき、これは配線遅延の軽減などに貢献する。また電源配線をより太くすることが可能なので、配線抵抗にともなう電圧低下などの軽減も可能であり、これは長い目で見ればロジック回路の効率化や動作周波数の向上などの効果も得られる。

　上の画像の右のイラストで黄色と緑色の部分がトランジスタ層、その上にある金色の部分がFS(Front Side)の信号配線であり、トランジスタ層の下の大きな金色の部分がBS PDN(Back Side Power Delivery Network)というわけだ。ちなみにこれはイメージ図であって、実際の断面図ではない。

　余談だがこのBackside Power Deliveryに関しては、今回インテルだけでなくimecやSamsungなども発表しており、特にimecは発表に加えて短期講座やワークショップでもこれを取り上げているあたりは、けっこう旬な技術という感じになっている。

　下のイメージ図は以前も公開されていたもので、やはりコンセプト図に近いが、上の画像よりはわかりやすいかもしれない。従来は配線層の上にPDNがあったのが、全部トランジスタ層の裏に移動した格好だ。これにより配線層がだいぶすっきりしたのが見て取れる。

配線層の数そのものは基本大きく変わらない(原理的には、だが)

　そのPowerViaを今回Intel 4に移植したのは、要するにリスクを減らすためである。そうでなくてもIntel 20A/18AはRibbon FETという名称のGAA構造で、これだけでも十分チャレンジである。そこに加えてPowerViaまで同時に実装するのはやはりリスクが高い、と判断したのは妥当だろう。

Deep Via(後述)やFS Interconnect/BS PDNは共通と書かれているが、実際にはIntel 4向けとIntel 20A/18A向けでは多分細かい寸法は変わるはずだ

Meteor LakeのE-Coreに実装成功 配線層が簡潔になり配線抵抗の削減にも効果あり

　実際のIntel 4におけるPowerViaの構造の詳細が下の画像である。

Intel 4におけるPowerViaの構造。もしもIntel 4+PowerViaで3 Finの構成の場合、実際にはDeep Viaがある分PowerViaなしよりもセルの高さは増えると思われる

　トランジスタに関しては「基本」PowerViaの有無は関係ない。「基本」というのは左の図を見てもらうとわかるが、トランジスタを上下から挟み込むようにDeep Viaというブロックが追加されている。またIntel 4は3 Fin構造でセルライブラリーを構成しているのに対し、Intel 4+Power Viaでは2 Finでの構成になっている。

　今回はおそらくE-Coreのみでの実装なので、高速向けの3Finではなく高効率向けの2Finでのライブラリーのみを用意したのであろう。それともう1つ違うのはM0ピッチである。Intel 4では30nmピッチとなっていたM0だが、PowerViaを使うとPDNの配線が要らないため、36nmまで緩めても十分間に合うことになったと思われる。

　トータルの配線層数はPowerViaなしが15層+RDL(Re-Distribution Layer)なのに対しPowerViaありだと18層+RDLと3層ほど増える結果になったのは、とりあえず今回は試作段階だからかもしれない。意外にFS側が減らなかったな、という印象である。

　ところでDeep Viaの話だが、これはどうやってトランジスタそのものに電源を供給するか、という話に関係する。下の画像で一番左が従来型の電源供給方式、中央が一般的なBS PDNの方式、右がPowerViaである。

なにがDeepなのか？　というと、おそらくBS側のPDNと接続するのがこのDeep Viaだから。ちなみに左側のDeep ViaはSource/Drainと接続されていないように見えるが、これは単に模式図だからで、奥で接続される構造になっているはずだ

　つまり一般的な方式の場合、セルの外側にPDNからの配線を引っ張り、M0層を使って電源供給を行なうという方式である。これはBS PDNを使わない場合とトランジスタ層の互換性が一番高い。その反面、M0層を引き続きPDNに利用することになるので、M0層の配線密度を引き下げる効果が皆無になるし、ここが電源供給の際の損失の大きなポイントになりかねない。

　そこでDeep Viaエリアから直接トランジスタに電力供給できるようにしたのが右側である。先のPowerViaの構造を示す画像でPowerViaを使う場合、トランジスタ上下のDeep Viaと赤いライン(Source)が接続しているのがわかるだろう。Deep Viaから直接ソースに電流を流しているわけだ。

　ちなみに製造方法は、まずトランジスタ→FS側を従来と同じように積層後、密閉シール層を被せてからひっくり返して改めてウェハーに載せ、その上にBS側を積層するという、シンプルな構成とのことである。

PowerViaの製造方法。これも簡単に見えるが、実はけっこういろいろ面倒なことは多い。インテルはこの製造方法について特許をいくつかすでに取得しており、そのあたりもあって詳細は説明しないつもりと思われる

　下の画像がそのIntel 4+PowerViaの断面図である。

確かにBS側のPDNの配線が猛烈に太く(Deep Viaのあたりは当然細いが、これは致し方ない)、確かに配線抵抗の削減に効果がありそうに見える

配線長を20%削減 電圧降下は30%改善

　ここからはそのIntel 4+Power ViaでE-Coreを集積したケースの効果について説明したい。インテルはE-Coreのみを8つ搭載したダイを製造した。

正確には4コアのダイ×2の構成。E-Core以外は共有2次キャッシュもあるかどうか怪しい(左端は単なるI/F部に見えなくもない)。右半分はデバッグや検証用のエリアと思われる

　製造前のシミュレーションの結果によれば配線長はPower Viaの利用によりおよそ20%削減でき、またViaの数そのものも5%ほど削減されたとする。

M0～M4は1割程度の配線長削減に留まるが、M9以上が半分近くまで減っている。VIAに関しては、M0～M4の間はむしろやや増えているが、その上層はこちらも大幅に減っている

　また配線がどこまでで完結するかにしても、特にM3～M4あたりでけっこう差が出ており、M0～M2くらいまでで完結する近距離の配線にはあまり効果がないが、もう少し長距離をつなぐ配線での短縮効果が明確である。またPowerViaを採用することで、エリアの有効活用も可能になったとのことだった。

例えばM3で配線が完結しないと、M4やM5まで信号を持ち上げて配線する必要があるが、PowerViaの採用でM3やM4が相対的に空いたことで、上層まで配線を引き上げなくても完結するようになった

左側は、3つ上の画像でいうところの4つのE-Coreブロックの右下のブロックと思われる。もちろん場所によって利用率に差はあるが、95%程度の利用率の部分を拡大したのが左側。全体として90%以上の利用率になったとしている。これはかなり高い比率である

　ちなみにエリアの有効活用そのものは何度か最適化を繰り返すことで高められるが、その最適化にかなりの時間がかかる。例えばBroadcomが7nmプロセスでVulkan CPUコアの物理配置配線の最適化をしたときは1ターンに3ヵ月を要し、これを4回繰り返した。つまり最適化だけで1年を費やしたことになる。それを考えると、この90%以上の最適化をどの程度の期間で実現したのかは興味あるところである(開示はされなかった)。

　ここからは実際のシリコンでの実績。動作周波数は1.1Vで3GHzを達成、また配線抵抗に起因する電圧降下も20mV～40mV削減できたとする。

左はSHMOOグラフで、横軸が動作周波数。おそらく2GHzくらいなら0.6V駆動が可能な模様

　Frequency benefitが6%というのは、つまりPowerViaなしの場合のE-Coreは1.1Vでは2.82GHz程度までしか行かなかった、という話である。おもしろいのは右側で、PowerViaなしでは4つのE-Coreが完全に同一なのに対し、PowerViaありでは若干違いがあるということだ。それもあってか電圧降下防止の効果は20mV～40mVとバラつきがある。平均30mV程度で、これが3割相当というわけだ。

　この電圧降下改善に起因する性能向上、回路自身にもけっこう依存するようである。下の画像3がその詳細であるが、回路によって大幅に改善するものと改善しないものがある(なかにはむしろ下がるケースもある)が、平均6.7%程度の改善がPowerViaの採用で実現したとしている。

この回路というのは、AdderだったりLatchだったり、とさまざま。具体的になにが効果が大きく、なにが効果が薄いか？　の詳細は開示されなかった

　また歩留まりに関して言えば、PowerViaの欠陥密度低減は、使わない場合と比較して2四半期分程度の遅れで済んでいるとされる。

横軸は欠陥密度。当初はかなり高かったが、わりと迅速に収束していったとする。問題はその横軸の実際の数値である

　ところでPowerViaというかBackside Power Deliveryの一般的な問題が放熱である。昨今のCPUはいずれもFlip-Chipという実装法である。従来は底面にトランジスタ、その上に配線層が積層されており、ところがパッケージではこれを上下ひっくり返して、底面に配線層のトップ、上面にトランジスタ層の真裏が来る。

　つまりヒートシンクはトランジスタ層の真裏に密接する形になるので効果的に放熱できる、というものだった。ところがBackside Power Deliveryの方式では、トランジスタの裏にPDNが来るので、放熱はこのPDN経由ということになる。もちろんPDN以外の絶縁層の部分でも多少熱は伝わるだろうが、肝心なのはPDNが入ることで、発熱源であるトランジスタ層とヒートシンクまでの距離が離れることである。

　これに関しての測定結果が下の画像で、電力と発熱(というか、温度)の関係はおおむねIntel 4と変わらないとしている。要するにPDNが入ってもそれほど放熱の妨げにはならないということが確認されたわけだ。

発熱の測定結果。とはいえ、結構ばらつくのは事実。あと消費電力が少ない時にはIntel 4だけの場合よりもちょっと温度が上がり気味である

　今回は実装の容易さからE-Coreでのテストとなったようだが、P-Coreでも同じか？　というのはまた別の話であろうし、より消費電力密度の高いGPUなどでも同じように行けるか？　はまだ不安なところはある。

　とはいえ、PowerViaの実装がIntel 4に順調にできたこと自体は間違いなさそうである。問題はそのIntel 4がどこまで順調なのか？　というあたりではなかろうか？　こちらに関しては今回一切言及がなかったのは当然だが、やや残念である。