COMPUTEXで判明したZen 5以降のプロセッサー戦略 AMD CPU/GPUロードマップ
ASCII.jp / 2024年6月17日 12時0分
COMPUTEX/TAIPEI 2024におけるAMDの新発表に関しては、すでにKTU氏のレポートCPU編とGPU編が上がっているので御覧になった読者も多いだろう。ここではKTU氏のレポートを補足する形で、いくつか説明を追加したい。
KTU氏のレポートはこちら
AMD、Zen 5世代のRyzen 9000シリーズ発表、さらにAM4用の新CPUも!
2024年6月3日、AMDはCOMPUTEX 2024に連動し基調講演を開催、さまざまな発表を行なった。本稿はコンシューマー向けの製品発表についてまとめたものである。
AMDがRadeon PRO W7900 Dual SlotとRadeon Instinct MI 325Xを発表
2024年6月3日、AMDはCOMPUTEX 2024に連動し基調講演を開催した。本稿は、プロフェッショナル向けGPUの製品発表についてまとめたものである。
Zen 4からZen 5に変更されIPCが向上する Ryzen 9000シリーズ
まずは冒頭に出て来たRyzen 9000シリーズ。PackageそのものはAM5であり、既存のAM5マザーボードがそのまま(といってもBIOSアップデートは必要だろうが)利用できる形になるというのは既報の通り。
![](https://ascii.jp/img/2024/06/16/3749063/x/03d42c0f595ae842.jpg)
そんなRyzen 9000シリーズであるが、以下の特徴がある。
- CCDはZen 5ベースに刷新された。製造プロセスは4nm
- IODはRyzen 7000シリーズのものをそのまま利用。なのでTSMC N6での製造
以前AMDが示したロードマップでは、Zen 5世代は4nmと3nmを利用することが明らかにされている。後述する理由で、おそらくZen 5cにあたるものはTurinとしてTSMC N3を利用して製造される一方、RyzenおよびZen 5ベースのEPYCはTSMC N4での製造になるようだ。
![](https://ascii.jp/img/2024/06/16/3749060/x/ce6a051f9a34e4bb.jpg)
ちなみにTSMCのN5とN4はほとんど同じである。TSMCの説明では、N4プロセスはN5プロセスから若干トランジスタ密度を向上した程度であり、N5とデザインルールが互換なので、比較的容易に移行が可能としている。逆に言えば動作周波数向上あるいは消費電力削減の効果はあまり期待できない。
またIODがRyzen 7000シリーズと共通ということは、Ryzen AIは未搭載だし利用できるIGPUの性能にも違いがないことになる。要するに差異はZen 4→Zen 5への変更で、これによりIPCが向上する「だけ」である。
実際Ryzen 9 7950XとRyzen 9 9950XはブーストクロックもTDPも一緒に設定されている。ベースクロックはまだ発表されていないが、おそらく大きくは変わらないだろう。最近のAMDはかつてインテルが採用したTick-Tockモデルに近い動きをしているが、今回はTock(マイクロアーキテクチャーの刷新)に相当すると考えればいい。
そのマイクロアーキテクチャー刷新の詳細は、今回は未発表である。これに関しては、7月に予定されているRyzen 9000シリーズの発表に先んじてTech Dayが開催され、そこで詳細が公開されることになると予告されているので、こちらが明らかになるまでお待ちいただきたい。
AMD 800シリーズチップセットは B650EのPCIeレーンを強化したもの
Ryzen 9000シリーズはAM5プラットフォームを利用しているので既存のAM5対応チップセットが利用できる。基調講演などで示されたパフォーマンスデータも、脚注を見るとRyzen 9 9950XはX670Eチップセットと組み合わせる形で稼働している。その意味では新しいチップセットはなくても構わないのだが、今回X870EおよびX870が発表された。
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この800シリーズチップセットだが、David McAfee氏(CVP&GM, Ryzen channel business)に尋ねたところ、開口一番言われたのが「USB4はディスクリートだ」。つまりUSB4を標準搭載といっても、それはチップセットに内蔵するわけではなく、PCIeレーン経由で外部搭載のUSB4コントローラーに接続するだけという話であった。
だとすると既存の600シリーズとなにが違うのか? という話であるが、McAfee氏曰く「I/Oを強化している。また、600シリーズを出荷してすでに2年が経過しており、これにより配線や基板の構造などに関してより深い知見を得られた。こうしたものをフィードバックしたのが800シリーズ」とのことだ。
要するにもう6層基板を使わずに、安価な4層基板で製造が安定してできるようになった、ということでこれはユーザーというよりはマザーボードメーカー向けのメリットということになる。
ではX870とX870Eの違いは?という話になるわけだが、600シリーズの場合と異なりどちらもPCIe 5.0対応である。実際の違いは? というと、X870Eはアップストリームとダウンストリームの2チップ構成、一方X870は1チップ構成である。要するにB650EのPCIeレーンを強化したものがX870、X870を2つつないだものがX870E、という2つに収まった。
PCIe 4.0のみの構成を排除した理由は、おそらく外付けのUSB4コントローラー接続のためだろう。USB4は片方向あたり40Gbpsの転送速度を持つので、これをPCIe 4.0で接続すると最低3レーン、実質4レーンを占有することになる。これがPCIe 5.0なら2レーンで帯域的に間に合うことになる。フルスピードでなくてよければ1レーンでも32Gbpsまで出るからそこそこには動くだろうが、これをAMD的に認めるとは思えない。
あと現実的に、SSDがぼちぼちPCIe 5.0にシフトし始める(PHISONも今年後半に発熱の少ないPCIe 5.0対応コントローラーをリリースすると明らかにした)ことを考えると、PCIe 4.0版を残してもニーズがないと判断したものと思われる。というより、PCIe 4.0で足りるというユーザーには、それこそB650やX670でも対応できるからだ。
ちなみにKTU氏も言及していた、EXPOメモリー利用時により高い動作周波数が可能になるという話は、チップセットというよりはCPUあるいは基板の配線の方が影響が大きい。McAfee氏の言う「配線や基板の構造などに関してより深い知見を得られた」というのは、このEXPO利用時のオーバークロックに関しての話の可能性もある。つまりチップセット云々というよりは、X870/X870Eを利用したマザーボードは、より高いオーバークロックが可能な配線構造になっている、というあたりが正確なところなのかもしれない。
3nmプロセスで製造されている Turinこと第5世代EPYC
KTU氏のレポートから落ちていた話題が、Turinというコード名で知られていた第5世代EPYCである。実はこのTurinは3nmプロセスで製造されていることが基調講演で説明されている。コア数は実に192で、これを12個のCCDでまかなっている。つまり1 CCDあたりのコア数は16に増強されている格好で、これはBergamoことZen 4cベースのEPYCと同じ量になる。
![](https://ascii.jp/img/2024/06/16/3749064/x/10545328b6c57fd3.jpg)
AMDが公開したCGや実際のサンプルを見ると、明らかにCCDが横長であり、冒頭のRyzen 9 9950Xの写真と異なっている。
![](https://ascii.jp/img/2024/06/16/3749065/x/1ef3c4a94e87dae7.jpg)
![](https://ascii.jp/img/2024/06/16/3749066/x/1a0c52effdccbe23.jpg)
そこでMcAfee氏に「Zen 1からZen 4までRyzenとEPYCは同じCPUダイを利用する戦略だったが、Zen 5世代ではこの戦略を変更したのか?」と尋ねた返事が趣深かった。曰く「その認識は正しくない。Zen 4世代でもGenoaとBergamoは異なるダイを利用していた。つまり高密度向けのダイはコンシューマー向け(=Ryzen)とは必ずしも共有しない」だそうである。
氏が言外に述べているのは、基調講演で示されたTurinというのはZen 4ベースのEPYCであるGenoaの後継製品ではなく、Zen 4cベースのEPYCであるBergamoの後継であるというわけだ。
逆に言えば、Genoaの後継として、Zen 5コア(つまりRyzen 9000シリーズと同じCCD)を利用したEPYCが別に投入される可能性がある、という話である。こちらの方は、それが実現するとするとCCDは同じ4nm世代での投入ということになるだろう。少なくともこの世代ではメインストリームはまだ4nm止まりで、RyzenおよびEPYCが3nmに移行するのは2025年に入ってから、ということになるのかもしれない。
性能/消費電力比や性能/エリアサイズ比に向けて最適化した Ryzen AI 300
Ryzen AI 300については大きな追加情報はないが、下のスライドで出てきたBlock FP16の正体が判明したのでこれだけ追記しておきたい。
![](https://ascii.jp/img/2024/06/16/3749062/x/510848de0bff3a85.png)
Jack Ni氏(Sr. Director, AI Product Management, Making AI pervasive across AMD platforms)にBlock FP16の正体を確認したところ、「これはもともとOCPが定めたもので、AMD独自ではない。ただしシリコンに実装したのはRyzen AIが最初だ」という返事が返ってきた。
その中身であるが、"OCP Microscaling Formats (MX) Specification Version 1.0"に定められたMXFP8がその実体のようだ。これは仮数部5bit+指数部2bitないし仮数部4bit+指数部3bit(あと符号が1bit)の構成で、要するにFP8のことである。
なるほどこれならFP16の倍の処理性能が期待でき、そのわりに(推論なら)精度を落とさないで済む。実際にRyzen AI Engineを使って生成AIで画像生成をした結果が下の画像で、確かにBlock FP16はFP16と同等の精度を期待できることが示されている。
![](https://ascii.jp/img/2024/06/16/3749067/x/ab092c00421ee565.jpg)
またRyzen AI 300に搭載されるRDNA 3.5のGPUについて「詳細は7月のTech Dayまで明かされないと思うので、簡単にRDNA 3との違いをまとめて欲しい」とMcAfee氏に尋ねたところ、「基本的には同じだが、RDNA 3.5は組み込み向けに特化しており、RDNA 3ほどのスケーラビリティはない。また性能/消費電力比や性能/エリアサイズ比に向けて最適化した」(=絶対性能は必ずしも追及する方向になっていない)とのことであった。
推論の性能は35倍アップ! Instinct MI325X/350/400
こちらもKTU氏の記事にないので簡単に補足。AMDは2026年までのInstinctシリーズのロードマップを公開した。今年登場するのはInstinct MI325Xで、2025年にMI350、2026年にMI400がそれぞれ投入される。
![](https://ascii.jp/img/2024/06/16/3749068/x/1dfaf1cc177df29f.jpg)
まず今年中に投入されるInstinct MI325Xであるが、こちらはGCDそのものは既存のMI300Xのものと同じで、ただしHBM3eメモリーをMI300Xの24GB/スタックから36GB/スタックとしたことで、総メモリー量を288GBまで増やした。
![](https://ascii.jp/img/2024/06/16/3749069/x/fcdaa66d8aef80a7.jpg)
転送速度もMI300Xは5.2TB/秒だったのがMI325Xでは6TB/秒に強化されており、信号速度で言えばMI300Xが5.2Gbps/pinだったのがMI325Xでは5.8Gbps/pinに向上している。これによって、NVIDIAのH100のメモリーを増強したH200と比べても十分競争力がある、としている。
続くMI350Xはまだプレビューであるが、GCDを3nmに微細化、またFP4/FP6のデータタイプのサポートも追加される。このMI350Xの仮想敵はNVIDIAのB200であり、メモリー容量でB200比の1.5倍、AI compute性能で1.2倍と説明されている。
![](https://ascii.jp/img/2024/06/16/3749070/x/09ba823803b8034b.jpg)
ただNVIDIAは2025年にBlackwell Ultraを投入するとしており、これと戦うためにはもう少し性能の上乗せが必要かもしれない。ちなみにこのMI350Xの推論における性能はMI300比で35倍になる、というすさまじい数字も示された。
![](https://ascii.jp/img/2024/06/16/3749071/x/bce0c196bbc0be31.jpg)
2026年はMI400が投入されるが、こちらに関しては一切情報がない。ただこの時期NVIDIAは新アーキテクチャーであるRubinを投入することが基調講演で示されており、このRubinと一騎打ちになると思われる。
ということで簡単だがAMDの補足情報を説明した。製品が出てくるのは7月であり、その直前にはまたもやKTU氏の死のベンチマークロードが始まるものと予想される。
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