VLSIシンポジウム2024プレビュー 第6回 プロセッサ/AI半導体/メモリアーキテクチャ分野の注目論文

画像提供：マイナビニュース

VLSIシンポジウム 2024における回路部門(以前のVLSI Circuits Symposium)について、VLSIシンポジウム委員会では合計11件の注目論文を事前公開している。今回はその中から、プロセッサ分野、アクセラレータ分野、メモリ回路アーキテクチャ分野の3件の注目論文を紹介したい。
プロセッサ/SoC分野の注目論文
○12nm FinFETで実装したチップレット採用の432コアRISC-Vベースアクセラレータをチューリッヒ工科大などが開発

Occamy: A 432-Core 28.1 DP-GFLOP/s/W 83％ FPU Utilization Dual-Chiplet, Dual-HBM2E RISC-V-based Accelerator for Stencil and Sparse Linear Algebra Computations with 8-to-64-bit Floating-Point Support in 12nm FinFET(論文番号:C7-4)

物理計算やグラフ解析分野におけるスパースデータ処理では、不規則なメモリアクセス・間接参照演算により演算器の使用効率が低下してしまうため、処理柔軟性を維持しつつ使用効率を高める手法が求められている。

この課題の解決に向けて、スイスのチューリッヒ工科大学、米スタンフォード大学、伊ボローニャ大学の共同研究グループは、汎用かつ柔軟なデュアルチップレットシステムを提案する。

このOccamyというコードネームのヘテロジニアスシステムは、広範囲の不規則なメモリアクセスを伴う計算ワークロードを高い演算器使用率で対応するために最適化された2つの16GB HBM2Eスタックを備えており、64ビット浮動小数点ならびに狭ビット幅(32-、16-、8ビット)SIMD型浮動小数点データによる効率的なスパース線形代数演算およびステンシル演算のために432コアRISC-V・デュアルチップレット2.5Dシステムで構成されている。

カスタム拡張されたRISC-Vコアで構成された48個のクラスタ、2つの64ビットホストコアおよびレイテンシ耐性を持つマルチチップレット間接続と32GB HBM2Eメモリシステムという特徴があり、実チップにてステンシル演算(83％)、疎行列－密行列乗算(42％)および密行列－密行列乗算(49％)という使用率を達成したとする。