imecの研究者が解説 - 先端3D SoCにおける効率的なESD保護対策 第1回 2.5D/3D ICでのESDの複雑さを増加させる内部I/Oインタフェース

モノリシックなシステム・オン・チップ(SoC)の場合、ESD設計戦略は明確に定義されており、テクノロジロードマップに新しいテクノロジが登場するたびに進化している[1]。ESDイベントに対するチップの堅牢性を評価するために、半導体業界では、最も一般的なESDイベントを表す2つのESD制御標準、つまり人体モデル(HBM)と帯電デバイスモデル(CDM)を使用している。HBMは人体(および拡張して他の外部物体)からICへの放電を表すが、CDMはチップ自体が充電され、環境に放電するときに何が起こるかを捉える。業界では、さまざまな電子製品のESD目標レベルも設定している。今日、高性能コンピューティングアプリケーションで使用されるモノリシックSoCは、顧客の要求に応じて125Vまたは250V CDM に適合している。HBMの場合、仕様はI/Oピンの機能と顧客の要求に応じて100V～500Vの範囲である。

2.5D/3Dテクノロジーでは内部I/Oインタフェースが複雑さを増加させる

高度なコンピューティングシステムは、モノリシックなプレーナSoCから、2.5Dおよび3Dの相互接続テクノロジを使用することで異なるダイをスタックして相互接続するマルチダイ・ヘテロジニアス・システムへと進化している。

長年にわたってさまざまな3D相互接続テクノロジが開発され、さまざまな相互接続密度が提供され、さまざまなアプリケーションに使用されてきた。例えば2.5Dインターポーザテクノロジ(ダイが互いに隣接して配置され、(アクティブ)インターポーザを介して接続される)や、ダイ・ツー・ウェハまたはウェハ・ツー・ウェハのスタック用のマイクロバンプまたはハイブリッドボンディングアプローチなどがある。

ESDの観点から見ると、2.5Dおよび3Dテクノロジはさらなる複雑さをもたらす。パッケージ化された後も、3D スタックシステムは、システム全体を外部に接続するI/Oピンを備えている。パッケージ化された単一ダイの場合と同様に、これらの外部I/O回路は外部の物体や人間との間で静電放電される可能性があり、モノリシックIC用に定義された同等のESD制御規格は有効のままである。

しかし、それに加えて、3Dスタックシステムには、パッケージピンに接続せずにスタックの異なるダイ間を接続する内部I/O回路が含まれている。これらのインタフェースは、ダイまたはウェハのスタック中に発生するESDイベントに対してのみ脆弱である。たとえば、ダイのピックアップ、ダイの転送、ダイまたはウェハのボンディングプロセスなどである。したがって2.5/3Dテクノロジでは、スタックおよびアセンブリ中にESDイベントを可能な限り抑制することが重要である。ESDイベントが発生した場合、チップメーカーは、パフォーマンスに影響を与えることなく内部I/Oピンが十分に保護されていることを確認する必要がある。

○参考資料

[1] 「薄いSi基板を使用した先進CMOS技術をESDから保護する方法」、imec Website、2024年2月
（imec）