imecの研究者が解説 - 先端3D SoCにおける効率的なESD保護対策 第2回 3D相互接続密度の増加による0V ESD保護の必要性

これには、より根本的な理解が必要である。ESDイベントが内部インタフェースにどれほど重大であるかを定量化することで、業界の目標レベルを設定するためのガイダンスが得られ、ファウンドリが予防策を講じるのに役立つ。さらに、ESDイベントと破壊メカニズムをモデル化することで、設計者はESD保護回路の設計を調整できる。
予防に投資し、過剰な設計を避け、カスタマイズされたアプローチを採用

imecでは、研究者チームが実験とモデリングを組み合わせて、ダイ・ツー・ウェハまたはウェハ・ツー・ウェハの積層中に静電放電によって生じる破壊メカニズムを解明している。彼らは、たとえばESD保護回路がない場合に内部I/Oバイスのゲート酸化物がどのように破壊されるかを調査している。さらに、ESD保護回路がある場合のESDパルスの形状も研究している。ESDパルスの形状に影響を与えるさまざまなパラメータを調べることで、ESD放電を完全に回避できない場合に、設計者が保護回路をより効率的にすることができる。最初の知見は、VLSIシンポジウム2024[4]で発表された。

これらの研究やその他の研究の結果は、例えばESD目標レベルに関する業界協議会[5]に報告されており、より広範なESDエコシステムに対するガイドラインや研究の方向性に反映させることができる。

○参考資料

[2] 「imecは2μmのCu相互接続パッドピッチでダイ・ウェハハイブリッド接合を実証」、imecプレスリリース、2024年5月
[3] 「ウェハ・ツー・ウェハ・ハイブリッド接合:400nm相互接続ピッチの限界を押し上げる」、imec Website、2024年2月
[4] 「2.5D/3D先進ボンディング技術における0V ESD保護に向けて」SH Lin他、VLSI Symposium 2024 (Hawaii、2024年6月)
[5] ESD目標レベルに関する業界協議会、WP 2、パートII、改訂1.1、2023年
（imec）