半導体新時代、imecが目指す「CMOS 2.0革命」とは？ 第3回 システムとプロセス技術の同時最適化で実現されるCMOS 2.0

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この記事を読んでいる方が持っているツールがハンマーだけの場合、すべての問題を釘のように扱いたくなるだろう。この難問から抜け出す唯一の方法は、ツールボックスを拡張することである。言い換えると、モバイルチップセットの制約(エネルギー、コスト、温度、電力密度、メモリ容量、速度など)は、HPCやVR システムの制約とは大きく異なるため、より汎用性の高いテクノロジプラットフォームが必要となる。

そのため、我々はシステム、回路、プロセス技術の共同最適化(STCO:System-Technology Co-Optimization、システム・製造協調最適化)によって推進されるまったく新しいパラダイムである「CMOS 2.0」を構想している。

STCOでは、システム設計者がプロセステクノロジーチームと緊密に連携して、既製のスケーリングオプションに頼るのではなく、最も適切なオプションを特定する。テクノロジチームは、次世代製品を開発する際に、特定のシステム仕様も認識する必要がある。アプリケーション、ワークロード、システム制約の多様性には、より幅広いテクノロジ・オプションが必要である。

さまざまなシステムやアプリケーションのニーズに対応できるように、テクノロジプラットフォームを再考する必要がある。CMOS 2.0は、複数の3Dスタックレイヤーでさまざまな機能をスマートに分割して構築されたカスタマイズされたチップを有効に活用ことでこれを実現するものとなる。

ハイブリッドボンディングでメモリ制限に対処し、アクティブインターポーザで帯域幅の制約に対処し、バックサイドの電源供給ネットワークで電力問題を解決する、現在見られる異種システムとは異なり、CMOS 2.0はSoC内に異種性をもたらすという、より革新的なアプローチを採用している。従来のCMOSプラットフォームと同じ「look and feel(外観と使い勝手)」を持ちながら、システム最適化のための柔軟性が高まっている。高密度ロジックレイヤはコストの大部分を占め、依然としてスケーリングが必要である。ただし、他のスケーリングの制約は物理的に他のレイヤに移されることになる。

CMOS 2.0は、高密度ピッチCuハイブリッドボンディング、誘電体ボンディング、チップレット統合、ウェハ裏面処理、異種層転送を伴うシーケンシャル3D統合など、既存および新しい高度な2.5Dおよび3D相互接続テクノロジを活用することになる。これにより、SoCの先進的な微細相互接続と、SiPによって提供される先進テクノロジの異種性が実現され、従来のCMOSの制約が実質的に解消される。