ザイリンクス、次世代 Vivado Design Suite の一般ユーザー向けリリースを発表

PR TIMES / 2012年7月27日 12時15分



ザイリンクス、次世代 Vivado Design Suite の一般ユーザー向けリリースを発表


C 言語や RTL からのデザイン インプリメンテーションを最大 4 倍高速化しながら、性能を 15% 向上


ザイリンクス社 (本社 : 米国カリフォルニア州サンノゼ、NASDAQ : XLNX) は 2012 年 7 月 26 日 (米国時間)、同社の次世代設計環境の一般ユーザー向けの最初のリリースが使用可能になったことを発表した。使用可能になった Vivado(TM) Design Suite 2012.2 は、ISE(R) Design Suite ライセンスの保証期間内に該当するすべてのユーザーが追加のライセンス費用を支払うことなく使用できる。このツールは、2 つのフェーズに分けて展開されるうちの最初のリリースで、C 言語および RTL からのインプリメンテーションを加速させることにフォーカスした機能を提供している。Vivado Design Suite
2012.2 は、高位合成や、System Verilog をサポートとした RTL 合成、分析的な配置配線、最先端 SDC ベース タイミング エンジンなど、全く新しいシステム - IC 間ツールを備えた高度な統合設計環境 (IDE : Integrated Design Environment) を提供する。このツールを活用することで、開発者はデザインのインプリメンテーションにおける生産性を最大 4 倍向上させることが可能になる。

■RTL からのインプリメンテーションを加速する Vivado Design Suite
今日のデザインにおけるサイズおよび複雑性が要因となり、開発者は設計時に多次元的な課題に直面し、自動デザイン クロージャを実現することが難しくなっている。Vivado Design Suite 2012.2 に採用されている配置配線技術は、密度やワイヤの全長、タイミングなど、デザインの評価に必要な値を複数かつ同時に最適化する分析技法を使用することでインプリメンテーション時間を短縮させる。複雑なデザインのケースでは、ISE Design Suite の場合と比較して 15% の性能向上が見られ、これは 1 スピード グレード分のアドバンテージとなる。中間クラスの FPGA ファミリでは 3 スピード グレード 以上のアドバンテージを実現し、ハイエンドのデバイスにおいては同等の消費電力でより高性能を実現する。さらに、プロダクト ポートフォリオのうち低コスト クラスのデバイスでもより高い性能を可能にする。

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