トランジスタの当面の目標は電圧を0.3V未満に抑えつつ動作効率を5倍以上に引き上げること　IEDM 2024レポート

ASCII.jp / 2024年12月23日 12時0分

　12月7日～11日にかけ、サンフランシスコでIEDM(International Electron Device Meeting) 2024が開催された。今年はIEDMの開催70周年となっており、昨年にもまして多くの発表が行なわれた。

　今年のテーマは"Shaping Tomorrow's Semiconductor Technology"となっており、実際次世代向けのプロセスに関する話題が多く発表されている。

　TSMCもN2プロセスの詳細やその次の世代向けのCFET(Complementary FET:後述)の試作などを発表しているし、ほかにもimecをはじめ各社がいろいろな成果を公開している。これを全部説明していると1年くらいかかるので、いくつかを紹介するにとどめたいわけだが、幸いにもインテルがIEDMの直前にプレビューを公開しており、こちらの記事で概略が紹介されている。

2005年まではプロセス微細化による高性能化が続く

　プレビューはプレビューでしかないので、いくつか選んでもう少し詳細に説明しよう。今回のテーマは、下の画像の左側上から2番目、"Transistor Scaling Innovations"という招待講演だ。ちなみに正式タイトルは28-1 "The Incredible Shrinking Transistor - Shattering Perceived Barriers and Forging Ahead"である。

左上の2つが招待講演。残りの7つが論文となるが、うち右下の2つはほかの機関/大学との共同論文だ

　まずはムーアの法則がなんだかんだと言いながらまだ成立し続けていることに触れ、引き続きムーアの法則が業界の牽引力になっているとしたうえで、話を2005年まで、2005年～現在、今後の3つに分割した。

現在の延長だと2030年には1T(1兆)トランジスタに達する見込み。ちなみにNVIDIAのBlackwellがチップ1個あたり104億個なので、2年で2倍だと2030年にはチップ1個あたり832億個で、1000億個は堅いが1兆個はやや厳しい気も。もっともCelebrasのWSEはすでに1兆個を超えている(WSE-3 で2.6兆個)

このスライドでは2003～2012年になっているが、これは90nm世代でインテルが歪シリコン、HKMG(High-K Metal Gate)、FinFETなどを最初に投入したのがこの時代に集中しているからである

　2005年までというのは黄金時代、あるいはフリーランチの時代などとも呼ばれているが、要するにこの時代はプロセスを微細化すると、動作周波数が上がり、トランジスタ密度も上がるのに、電圧が下がるお陰で消費電力が変わらないというものであった。

デナード則は世代ごとに1.4倍の速度向上だったが、実際にはより高性能を求めて世代ごとに2倍の速度向上を実現してしまい、その結果として早めに黄金時代が終焉を迎えたという気もしなくはない。もっとも1.4倍のまま留めても、2010年まで持ったかどうかは怪しいが

　これはデナード則と呼ばれるもので、1974年にIBMのRobert H. Dennard博士が提唱した経験則である。正確に言えば、プロセスを1世代進めると、トランジスタの寸法が30%(面積で言えばほぼ半分に)縮まることで、利用できるトランジスタの数が2倍になる。

　一方駆動電圧も0.7倍になり、消費電力は半分になる(駆動電圧の2乗に比例するので)。しかも寸法が0.7倍ということは遅延も0.7倍になるので、動作周波数で言えば1.4倍高速に動かせるという、夢のような話である。

　実際のところ、上の画像の右図にあるように、1970年代から2004年頃まではこの夢のようなプロセス微細化による高性能化が続いた。これに歯止めがかかったのは、直接的には微細化にともなうリーク電流の急増である。ただこのあと以下のように、デナード則が崩壊することになった。

寸法の微細化が思うように進まない
微細化しても遅延がそんなに減らない
駆動電圧をそれほど下げられなくなった
消費電力はなにもしないとむしろ増える

　上の画像で2005年あたりを境に、動作周波数がさっぱり上がらなくなり、またPowerも100W超で頭打ちになったのは、左の下にあるように空冷で許容できる消費電力は100～150W程度であり、この消費電力の枠の中でもう動作周波数が上がらなくなったという実情である。

　特に駆動電圧が下げられないことが、消費電力を下げるうえで一番大きな障害になっているとする。

サブスレッショルド領域と呼ばれる、ある一定のしきい値以下の電圧でのトランジスタの動作の振る舞いが、通常領域と異なるのが問題。具体的に言うと、遅くなる

画期的なプロセス技術をインテルが次々と開発

　性能を上げるための最初の手段がマルチコア化であるが、トータルの性能は上がってもレイテンシー、別の言い方をすればシングルスレッド性能はむしろ落ちることになる。

動作周波数を上げる手段がマルチコア化。左の問題の一番下にもあるが、コア数を無暗に増やしても性能が頭打ちになるというアムダールの法則も効いてくる

　当然トランジスタそのものの改良も続けられてきた。まずは90nm世代で歪シリコンが導入されたが、45nm世代ではHKMG(High-K Metal Gate)、22nm世代ではFinFETが導入された。

歪シリコンは電荷の移動速度を向上させる手段だったが、同時に莫大なリーク電流が発生してしまったため、インテルはPentium 4の動作周波数の5GHz到達を断念し、Socket 478からLGA775に急遽切り替えることで電源供給の安定化を図り、また続く予定だったTejasをキャンセルした。連載118回でこのあたりの話をしている

　このFinFETの導入までは、間違いなくインテルがプロセス技術の最先端を走っていた。ちなみに講演ではこの後、HKMGとFinFETがいかに画期的な技術であったかのスライドが2枚ほど続くが、これはこれまでも説明してきた話なので割愛する。

　これに続くものがGAA(Gate All Around)で、Ribbon FETという名称で今まさに開発をしている最中であるが、逆に最中過ぎて細かい情報を出せないためか、Intel 20A/18Aに関する言及はすっぱり落ちている。Intel 20Aのキャンセルの話などはいろいろ生々しすぎるためだろう。おそらくあと10年くらいすれば、「なぜIntel 20Aがダメだったのか」という振り返りの話がでてくるかもしれない。

　ここから今後のプロセスに関する話となる。まずトランジスタの構造で言えば、Ribbon FETの先にStacked Ribbon FETがCFETとして利用されるという見通しを示した。

以前のCFETはRibbon FETとはまったく違う構造がしばしば議論されてきたが、最終的にはRibbon FETを重ねる方向になっている模様

　連載236回で、CMOS(Complementary Metal Oxide Semiconductor)はP型とN型の2種類のトランジスタを組み合わせて構成される(よってComplementary:相補型という呼び方をされる)という話をしたが、プレナー型にしてもFinFETにしても、NMOSとPMOSを平面的に2つ並べて間を配線でつなぐことになるので、トランジスタ2個分の面積を必要とする。

　ところが積層すると、面積がトランジスタ1個分で済むので、トランジスタの密度が倍になることになる(実際はそこまで向上せず、1.5倍程度だが)。ただ「トランジスタの密度向上にともない、効果的な放熱手段が必要」と書いてあるように、単純に重ねて終わりという話ではない。そもそも重ねるのも大変だし、間の配線の構築も必要であることを考えると、決して難易度は低くない。

これが先程触れたサブスレッショルド領域での問題。速度以外に、ノイズなどの影響を極めて受けやすくなるので、これをどう回避するかも問題である

電圧を0.3V未満に抑えて動作効率を5倍以上に引き上げつつ性能は0.65V動作のトランジスタの半分程度まで引き上げるのが目標

　ただ、2030年を目指すにあたっては、単に面積の縮小だけでなく、消費電力と放熱の問題も解決する必要があるとする。まず消費電力にからむ話で、とにかく電圧を下げないことには消費電力が下がらないのだが、電圧を下げると同時にトランジスタの速度も大きく落ちてしまう。

　0.6Vで動作するトランジスタを0.3Vまで落とすとエネルギー効率は5倍に向上するが、トランジスタのスイッチング速度が8分の1になってしまう。

　これを改善するトランジスタの構造をSteep Slope Transistorとして各社さまざまな技法を検討している。

トランジスタそのものが遅くなることそのものは仕方ないとして、その遅くなる程度を許容範囲内に抑えたい、というのが現在の目標になっている。また、電荷の移動速度を高速化する技法を併用することで、実用につなげたいというわけだ

　そのSteep Slope Transistorの候補して現在はTunnel FET(トンネル効果を利用したトランジスタ)、Negative Capacitance FET(NC-FET：強誘電薄膜をゲート絶縁膜に利用することで、負の電界容量を持つ状態を作り出し、これを利用したトランジスタ)とFerroelectric FET(同様に強誘電体膜をゲート絶縁膜に用いる技法だが、Negative Capacitance FETとは異なる)の3つを候補として挙げている。