Intel、Intel 3プロセスの詳細をVLSI Symposium 2024で公開

さてもう少し詳細な話に踏み込もう。まずトランジスタの性能だが、240nm HPのIntel 4と210nm HDのIntel 3を比較した状態で、最大18％程度の動作周波数向上が可能、とされる(Photo04)。

逆に同じ動作周波数(例えば4.5GHz)なら、相対消費電力は5→2.8程度で80％近く減る事になる。この辺はどのあたりの電力をターゲットに製品設計されるか次第ではあるが、かなり有望そうなスペックに見える。

また新たにIntel 3では縦方向が210nmとなるHigh Density Libraryが追加された(Photo05)。これにより14％ほどのセル密度向上が期待できることになる。ただしDiffusion Breakそのものには手を入れてないようだ。

配線層も大きくは変わらないが、M2/M4が45nm→42nmと微妙に微細化されているのが特徴的である。またM7以降の配線層に向けて14ML(14層)/18ML(18層)/21ML(21層)の3種類の配線層が提供される様になった。またM1～M6もRC特性を改善した(論文そのものにはM0～M6を改善した、と書いてある)としている。18MLがIntel 4と一緒で、高性能向けには21ML、低コスト向けには14MLのオプションが提供される格好だ。

先程Photo04では生のトランジスタの特性を示したが、実際にこれでRing Oscillatorを構成した場合のリークと動作周波数の特性を比較したのがこちら(Photo07)であり、おおむね15％の改善がみられる、とする。

NMOSとPMOS別の特性がこちら(Photo08)。

NMOS/PMOSどちらも4種類の電圧が用意されることそのものはIntel 4から変わらない。この特性工場は、Finの形状の改善によるもの、とされる。確かに従来よりもよりFinの縦横比が向上している様に見える。

配線層との接続でも、Gate ViaやContactの幅が随分スリムになっているようで、これによって抵抗/容量ともに減っている、とされる。先に論文でM0でもRC特性を改善したと書かれていたと触れたが、M0でRC特性が改善したのはこのGate ViaやContactの変更によるところが大きいのかもしれない。

I-V特性をまとめたのがこちら(Photo10)であるが、サブスレッショルドスロープの改善と相まって、同じ電流ならリークを最大5倍減らせた、というのは大きい。ちなみにIntel4の場合、まずShort Channel EffectsはPMOSがSS:～75mV/dec、DIBL ～77mV/V、NMOSが75mV/dec、DIBLは～62mV/V、Ioffは20nA/μmとされていた。