imecの研究者が解説 - 先端3D SoCにおける効率的なESD保護対策 第1回 2.5D/3D ICでのESDの複雑さを増加させる内部I/Oインタフェース

画像提供：マイナビニュース

imecの先端3D SoCにおける内部I/Oインタフェースの静電気放電(ESD)対策に関する論文が「Nature Reviews Electrical Engineering」に掲載された。今回、imecより翻訳の許可を得る形で、ベルギーimecで先端3D SoCのESD保護対策を研究している担当者らが、この論文で語っているダイまたはウェハ接合工程中における内部I/OインタフェースのESD保護に関するガイドラインを複数回に分ける形で紹介する。
2.5D/3D化で重要となるESDへの理解

2.5D/3D集積技術における相互接続密度の継続的なスケーリングにより、内部I/OインタフェースにESD保護回路を実装する余地がほとんどなくなった。このため、業界はダイ・ツー・ダイ(Die to Die)およびダイ・ツー・ウェハ(Die to Wafer)の接合ステップにおけるESD抑制にさらに多額の投資を強いられ、ESD保護回路の過剰設計を避ける必要に迫られている。

これを最も効率的に行うには、内部I/Oインタフェースで発生するESDイベントを、より根本的に理解する必要がある。この連載では、回路設計者とボンディングツールサプライヤ向けの実用的なガイドラインと研究の方向性について紹介したい。
モノリシックSoCにおけるESD保護戦略

ESDによる故障は、半導体業界にとって継続的な懸念事項である。ESDイベントは、製造および組み立て中、および製品の輸送中および使用中のどの時点でも電子製品に影響を及ぼす可能性がある。また、ESD放電は非常に短い時間枠で発生する。パルス幅は1ns未満から200ns、立ち上がり時間は200ps未満から10ns程度である。この短い時間枠で、0.1～10A程度の過剰電流がICおよびパッケージを流れ、金属配線の焼損やゲート酸化物の破壊を引き起こしてチップを損傷する可能性がある。

当然のことながら、業界は電子製品の安全確保に力を入れており、予防と保護の両方に重点を置いている。ESD イベントを可能な限り防止するために、ICの製造と組み立てはESD管理された施設で行われ、適切な材料が使用され、作業員と機器が適切に接地されている。予防策は、オンチップ保護回路を追加することで補完される。これらの回路は、チップを外部に接続するチップの入力および出力インタフェース(I/O)を保護する。ESDイベントがチップに発生すると、これらの回路は、電圧を安全なレベルに制限しながら、接地への安全で低抵抗の放電経路を確保する。