imecの研究者が解説 - 先端3D SoCにおける効率的なESD保護対策 第3回 これまでの研究・調査で得られたESDに関する5つの知見

これらの観察結果は、2.5/3DテクノロジのESD保護回路を設計する際に、ESDパルスの特性と回路の直列抵抗を無視できないことを示している。考慮しないと、過剰なESD保護につながり、Si領域の不要な使用と内部I/Oピンのパフォーマンス低下につながる可能性がある。一方、可能な場合は直列抵抗を増やすと、必要なESD保護回路のサイズが小さくなる。

○4. 3D SoCにはESD保護に対するカスタマイズされたアプローチが必要

電圧抑制効果により、最終的にはウェハ対ウェハ接合構成のI/OインタフェースにESD保護回路を実装する必要がなくなる可能性があることはすでに述べた。ESD保護の必要性がさらに高まるダイ対ウェハ接合プロセスの場合、imecの測定結果では、ダイのサイズもESDイベントの発生/範囲に重要な役割を果たすことが示されている。したがって、ダイのサイズは保護回路の設計においても重要な要素となる。

全体的に、3D SoCでは、ESD保護に対してカスタマイズされたアプローチが必要である。異なるボンディングテクノロジ、およびダイ・ツー・ウェハボンディングの場合は異なるダイサイズに対して、異なる設計戦略が必要です。ダイ・ツー・ウェハとウェハ ・ツー・ ウェハの両方のテクノロジについて、マイクロバンプとハイブリッドボンディングアプローチの特定のニーズを調査するには、さらに研究が必要である。
○5. 新たな基準の必要性を確認

ベアチップおよびウェハのI/OインタフェースでESDイベントが発生すると、パッケージ化されたチップ用に書かれた従来の標準の制約内で想定されるものとは異なる動作をESDパルスが行うことが観察される。imecの測定により、テストの要件を定義する新しい標準を開発する必要があることが確認された。
結論と展望

さまざまな2.5D/3Dテクノロジによって提供される相互接続密度の継続的なスケーリングにより、スタッキング中の内部I/OインタフェースのESD保護が課題となっている。将来の3D SoCでは、ESD保護回路を実装するためのスペースがほとんどなくなるため、ESD防止にさらに多額の投資が必要になる。

保護回路が依然として必要な場合は、保護回路の過剰設計を回避するのに役立ついくつかの設計要素を検討できる。全体として、3D相互接続テクノロジごとに、ESD保護と防止に対する異なるアプローチが必要になる可能性がある。imecはESD協会と緊密に協力し、3D固有のESD保護戦略の開発に向けた研究を続けている。長期的には、この共同作業により、高度な2.5/3D技術のESD堅牢性をテストおよび認定するための新しい標準が生まれることが期待される。
（imec）