半導体新時代、imecが目指す「CMOS 2.0革命」とは？ 第1回 「CMOS2.0」とは何か？

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CMOS技術が性能、電力効率、そして価格のバランスを取り続けることを可能にしたのは、プロセスの微細化が継続的に進められてきたことが背景にあるとimecは指摘している。しかし近年、さまざまなアーキテクチャやアプリケーションにおける演算要件が爆発的に増加しており、CMOS技術は前例のないスケーリングとコストの課題に直面するようになってきた。

この課題の解決には、既存のパラダイムを再構築する必要があり、imecでは、ヘテロジニアス・パッケージング(異種チップの2/2.5/3次元実装)の代わりにモノリシック・ヘテロジニアス・オンチップ・インテグレーション(半導体チップの上に別の異種チップを載せることを繰り返してあたかも1つのモノリシックチップのような構成にしたチップ多重積層構造)を次世代技術として実現することを目指しており、このヘテロジニアス・インテグレーションの新たなアプローチを「CMOS 2.0」と呼び提案している。

imecでは、半導体産業がモノリシックなSoCの限界に対処するために、CMOSのスケーリングからCMOS 2.0へと進化すべきであると主張しており、それは高度な3D相互接続技術とシステム技術の同時最適化により実現できるとしている。

imecの研究者たちがCMOS 2.0がもたらすパラダイムの再構築についての解説がオンラインジャーナルの「Nature Reviews Electrical Engineering」にて公開された。ここで語られている話は、かなり概念的なものであり、本題に入る前に、CMOS 2.0とは具体的にどんなものであるのか、2024年5月にベルギーで開催された「ITF World 2024」におけるimec CEOのLuc Van den hove氏の基調講演で示された例を紹介しておく。

ITF World 2024においてCMOS 2.0というのは、機能や微細化の度合いの異なる複数の異種チップを垂直方向に積層するという概念だと説明されていた。例えば、機能の異なる2種類のメモリチップ、機能とトランジスタ密度・微細化の度合いの異なる2種類のロジックチップ、裏面電源配線網チップ、微細化の度合いが低いI/Oチップがあったとして、それらを垂直方向に積層することで1つのチップを実現する。imecの研究者たちは、裏面電源供給網チップの登場で、CMOS 2.0の実現性が高まっていると説明している。