半導体新時代、imecが目指す「CMOS 2.0革命」とは？ 第1回 「CMOS2.0」とは何か？

CMOS 2.0では、垂直方向のみならず、水平方向にも一部の機能を配置することも可能だとしている。例えば、占有面積がチップの一部だけでよいアナログ回路やニューロモフィック・プロセッサを部分的に配置しても良いという。これは脳神経系の可塑性(新たなネットワークを築き生まれ変わる性質)に通じるところがあるとLuc Van den hove氏は強調していた。

物理的限界が見えてきたCMOSプロセスの微細化

CMOS技術は、SoCというパラダイムにより、複雑化するシステムを汎用的なアプローチで駆動させることを可能年、1つのチップに多くのトランジスタを統合することでその性能を向上させてきた。この技術をけん引してきたのは、半導体チップ上に搭載される回路素子(主にトランジスタ)を小型化することで、その搭載数を増加させ、素子当たりのコスト低減を図る、いわゆる微細化であり、過去数十年にわたってCMOSが活用されてきたのは、この継続的な回路素子の小型化と汎用設計が可能であったためだと言える。しかし、その素子の微細化は現在、物理的な限界が見えてきており、新たな道筋を示す必要性が生じている。

その実現可能性を示すのがCMOS 2.0ということとなる。

本記事はimecの「The CMOS 2.0 Revolution」を許可を得て翻訳したものとなります

Julien Ryckaert(ジュリアン・リッカート)

imecロジックテクノロジー担当VP。2000年にベルギーのブリュッセル大学(ULB)で電気工学の修士号を取得、2007年にブリュッセル自由大学(VUB)で博士号を取得。2000年にimecに入社し、RFトランシーバー、超低電力回路技術、アナログ/デジタルコンバーターを専門とするミクスドシグナルデザイナーとして活躍した後、2010年にプロセス技術部門に加わり、3D IC技術設計を担当。2013年以降、高度なCMOS技術ノード向けのimecの回路設計・プロセス技術同時最適化(DTCO)プラットフォーム構築に取り組んできた。2018年には、3nm技術ノードを超えるスケーリングとCMOSの3Dスケーリング拡張に重点を置くプログラムディレクターに就任、現在はロジック技術担当VPとして、コンピューティングスケーリングを担当している

Sri Samavedam(スリ・サマヴェダム)

imec CMOSテクノロジー担当上級副社長。2019年8月より同社のCMOSテクノロジ担当SVP。担当範囲にはロジック、メモリ、フォトニクス、3D統合のプログラムが含まれている。同社入社以前は、GlobalFoundriesにてテクノロジ開発のシニアディレクターを務め、14nm FinFETテクノロジとその派生製品の量産への認定と7nm CMOSの初期開発を主導したが、同社の7nm以降の微細化からの撤退を受け、imecへ移籍。キャリアのスタートはMotorolaの研究者で、歪みシリコン、メタルゲート、high-k誘電体、完全空乏型SOIデバイスの研究に取り組んだ。米パデュー大学で修士号を取得の後、米マサチューセッツ工科大学(MIT)にて材料科学および工学の博士号を取得
（imec）