リブランドした「Intel Xeon 6」はどんなCPU？ Intelの解説から分かったことを改めてチェック

　Xeon 6 6900Eシリーズは、最大144基のEコアを集約したCompute Tileを2基、これに2つのI/O Tileを組み合わせた製品となる。Compute Tileは素直に「144基×2ダイ=最大288基」となり、CPUコアの無効化措置は行われない。

Compute Tileの連結でスケーラビリティーを確保

　CPUコアを集積したCompute Tileは「EMIB（Embedded Multi-die Integrated Bridge）」で連結させることで、任意の規模のCPUに仕立てることができる。

　EMIBとは、平面方向に並べた複数のタイル（ダイ）を、インターポーザー基板を介して接続するパッケージスタイルだ。本技術の解説は、筆者が執筆した過去の記事で行っている。

　Xeon 6 6700Pシリーズでは最大2基、Xeon 6 6900Pシリーズでは3基、Xeon 6900Eシリーズでは2基のCompute TileをEMIBで連結している。

　Xeon 6プロセッサでは、メモリインタフェースをCompute Tileに実装している。そのため、当該タイルと“直接”接続しているメモリに対してはアクセス遅延を極小化できるが、別のタイルと接続されたメモリへのアクセスには遅延が生じることになる。

I／O TileはCXL 2.0をフルサポート

　I／O Tileでは、プロセッサ同士の内部接続用に用意された「UPI（Ultra Path Interconnect）バス」の他、「PCI Express 5.0バス」「CXL 2.0バス」と、外部アクセラレータへの接続インタフェースが提供される。

　Xeon 6プロセッサでは、I／O Tileは必ず2基搭載されている。2基のI／O Tileは、Compute Tileが1基構成の場合はその両端に、2基構成の場合にはCompute Tileが連結されていないの方の末端に接続される。

　Xeon 6プロセッサの目玉でもあるCXL 2.0のフルサポートは、この新しいI／O Tileによって提供される。CXL規格のあらましやCXLメモリについては、筆者が執筆した過去の記事でも紹介している。

　CXL 2.0は、第5世代Xeonスケーラブル・プロセッサが対応していた「CXL 1.1」よりも新しいCXL規格だ。CXL 2.0の大きな強化ポイントとして「スイッチング機構」が挙げられることが多いが、Intelはメモリシステムの階層化への対応を強くアピールしている。