TSMC、2nmの先となる微細プロセス「A16」や新規実装技術などの次世代技術を発表

4nmプロセスの拡張版「N4Cテクノロジ」

TSMCでは先端技術をより幅広いアプリケーションに提供することを目指して、ダイコストを最大8.5％削減するN4Pテクノロジーの拡張版「N4C」を2025年に量産提供することも明らかにした。すでに広範に活用されているN4Pと完全互換のIPおよびデザインルールであり、面積効率が高く、ダイサイズの縮小による歩留まり向上が期待できるとしている。
新たな実装技術「TSMC-SoW」

TSMCの「Chip on Wafer on Substrate(CoWoS)」は、顧客がより多くのプロセッサコアと高帯域幅メモリ(HBM)をインターポーザー上に並べて搭載できるようにすることでAIが求める高い性能を実現した。一方の「System on Integrated Chips(SoIC)」は、3Dチップスタッキングの主要ソリューションとして活用されており、究極のシステムインパッケージ(SiP)の実現に向け、顧客はCoWoSとSoIC、その他のコンポーネントと組み合わせる案件が増えているという。

SoWは、300mmウェハ上に多数のダイを搭載できる新たなオプションとして提供されるもので、これによりデータセンターにおけるチップが占有する面積を削減させつつ、より多くの計算能力と消費電力あたりのパフォーマンスを向上させることを可能にすると同社では説明している。第1弾製品となる統合ファンアウト(InFO)テクノロジーに基づくロジック専用ウェハは、すでに生産が進められているほか、CoWoSを活用したChip on Waferバージョンも2027年に完成する予定で、SoIC、HBM、その他のコンポーネントを統合することで、データセンターのサーバーラック、さらにはサーバー全体に匹敵するコンピューティング能力を備えた強力なウェハレベルシステムの実現につなげるとしている。

シリコンフォトニクスの統合

AIの爆発的な普及は、クラウドとエッジでやり取りするデータ量の爆発的な増加をもたらしている。この問題に対応することを目的に同社は「Compact Universal Photonic Engine(COUPE)」テクノロジーの開発を進めていることを明らかにした。

COUPEは、SoIC-Xチップスタッキングテクノロジーを使用することでフォトニックダイの上に電気ダイをスタック。ダイ間インタフェースのインピーダンスを低くすることで、従来スタッキング手法に比べて高いエネルギー効率を実現するという。