「Zen 5」Deep Diveレポート #1 - Zen 5コアとRyzen 9000シリーズ

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6月のCOMPUTEXで予告されたZen 5ベースのRyzen 9000シリーズやRyzen AI 300シリーズであるが、こちらの記事の最後で触れた様にTech Dayが開催され(ちなみに筆者は不参加)、そこである程度細かい情報が出て来た(といっても、例えばROBやIn-Flight Bufferのサイズといった、本当に細かい話はあまり出ていないのだが)。そこで現状公開された話をまとめてご紹介したい。今回はまずZen 5のコアそのものと、Ryzen 9000シリーズについてである。
Zen 5コア

まずZen 5コアの設計目標がこちら(Photo01)。中々増えなかったFront Endの同時デコード命令数も増やされ、これに合わせてBack Endも強化された。またData CacheのBandwidthが倍増というのは、恐らく後述するFP/Vectorの対応と思われる。

そのFront End(Photo02)だが、まずDecodeは4-wide×2に強化され、これに伴いOp Cacheも6K Instruction×2と猛烈に強化されている。Zen 4のアーキテクチャと比較すると、フロントエンドのデコード能力はほぼ倍増した格好だ。Op Cacheからの帯域もトータル12命令/Cycleで、Zen 4の9命令/Cycleからだいぶ強化された。

この4-wide×2というのはThread毎にそれぞれ4-wideという形と考えられる。尤も、ではBIOS Setupの中でSMTを無効化すれば、これがIntelのTremontなんかと同じように8-wideとして動作するのかどうか？ は確認できていない。ただ構造的に見れば、そういう動作を行う事はそう難しくない様に思える(これはOp Cacheに関しても同じである)。

Dispatchは8命令/Cycleであり、これはZen 4の6命令/Cycleから若干の増加だが、Decodeの方が常にフルに8命令/Cycleでデコードできる訳でもないから、妥当なところかと思う。分岐予測は2-taken/2-aheadとなっているが、要するにZen 4世代のものの2倍の処理性能ということになる。これもまぁThread別に用意された、と考えればわかりやすい。

ちなみにこのFront End、IntelのLion Coveと全く同一のスペックになったのは偶然だとは思うが、逆に言えばx86を強化してゆくと必然的に同じ様な構成になる、ということだろうか？