Ryzen 9 9950X & Ryzen 9 9900Xを試す - Ryzen 9000シリーズ全モデルでZen 5を改めて詳細評価

グラフ169～174はL1/L2 D-CacheのAssociativityの確認である。CPU-Zの結果(例えばPhoto05)で、L1 D-Cacheは12-way、L2とL3は16-wayのAssociativityとレポートがあるわけだが、実際L1(グラフ169～171)を見ると確かに12Segmentの所でLatencyが増えており、正しく12-wayであると確認できる。一方L2(グラフ172～174)はL2が1MBという事もあってか、Way数を確認する前にSegmentが溢れてる感じで、本当に16-wayかどうかが確認できないのはご愛敬か。ただそれにつけてもZen 5のLatencyの低さはちょっと驚異的である。Zen 4と比較してもかなり低いし、Raptor Lakeとは比較にならないレベルである。

次がI-Cache Latency(グラフ175～182)。こちらはNear/FarでそれぞれForward/Backward/Pseudo-Random/Randomの組み合わせであるが、L1～L2に関してはどのケースでもZen 5はかなり低く収まっている。ところがNear Forward(グラフ175)とかNear Pseudo-Random(グラフ177)、Far Forward(グラフ179)などでは特にL3領域でZen 5のLatencyが急増している。これは先のSandraのグラフ138にも通じる特性で、BackwardとかRandomとかのLatencyはむしろ低い方に属するので、決して何もしてない訳ではないのだろうが、普通にアクセスするとLatencyが多く、でも変なアクセスをしてもそれほど増えないという妙な結果になっている。可能性としてあるのは、D-Cacheは兎も角I-Cache側からL3を直接アクセスするようなケースは普通は無く、PrefetchによってL1ないしL2にあらかじめ命令が蓄えられ、これを利用するようなケースが一般的であるという事を前提に、必ずしもSequentialには高速ではない管理方式にしているのかもしれない。Prefetchの存在を前提にすれば、そういう実装もありえるからだ。L1/L2が速度優先といった構成なので、L3はまた別の構成になっているのは不思議では無いだろう。

次がTLBであるが、まだZen 5のTLBの詳細が公開されていない(Photo09)。いやエントリ数はこれで判明しており、I-TLBが64/2048、D-TLBが96/4096 Entryであるのは判るのだが、Fully Associativeなのかnn-Way Set Associativeなのかが判らない。Zen 4の世代で言えば、L1 I-TLBとL1 D-TLBがFully Associative、L2 I-TLBが16-way、L2 D-TLBが24-wayだったのだが、その辺の情報はCPU-Zにも出てこないので、確認がてらちょっと試してみた。まずグラフ183～185がD-TLB Sizeの確認で、確かにL1が96 Entry、L2は「1000以上(もっと正確に言えば1096以上」であることが確認できる。で、グラフを見るとまず96 entryを境にまず変化し、次いで200entryを超えたあたりで変化しているあたりは、L2 D-TLBは24-wayを32-wayにしているのかな？ という気がしなくもない(L1 D-TLBはこの感じだと多分Fully Associativityだろう)。グラフ186～197を見ると、Zen 5は64 Entrieまではほぼ一定の値をとっており、ところが128 Entriesになると急に暴れはじめるあたりはZen 4と全く同じ振る舞いであるからだ。それにしても、いずれの場合でもZen 4よりLatencyが低く抑えられているのにはちょっと感心する。