PCテクノロジートレンド 2025 - プロセス編「TSMC」

さてその2025年の最大のトピックはN2の量産開始である。既に2024年第3四半期にTechnical Qualificationは完了。第4四半期にはRisk Productionもスタートしており、2025年後半に本格量産に入る。といっても最初は恐らくApple向けという事もあり、PC向けの製品の製造に入れるのは2026年から。これを搭載した製品が市場出荷されるのも、恐らく2026年後半(というか年末に近いあたり)になるだろう。N3Eと比較して同じ消費電力なら10～15%の性能向上、同じ動作周波数なら20～25%の消費電力削減が可能で、ロジック密度が15%以上向上するとしている。2024年12月に行われたIEDM 2024における発表(2-1 2nm Platform Technology featuring Energy-efficient Nanosheet Transistors and Interconnects co-optimized with 3DIC for AI, HPC and Mobile SoC Applications)でも、N2の品質に問題が無い(Photo02～03)事をアピールしている。

ちなみにPhoto02のSRAM cellの話だが、別のスライドではHD SRAM Macroの密度が38.1Mb/平方mmと報告されている。Photo02もHD SRAMだとすれば、256MbitのSRAM Cellの面積は6.7平方mmほど。純粋にこのSRAM Cell「だけ」だと、D0が1.5(1平方cmにDefectが1.5個)でもYieldが90%とかになってしまうのだが、SRAMに加えて読み出し回路などを構成するともう少し大きくなる。10平方mmほどまで大きくなるとD0が1.0でギリギリYield 90%であり、Peak Yield 95%を実現しようとするとD0が0.4あたりまで下がらないと難しい。恐らくはこの辺が現在のN2の状況ではないかと思われる。

ちなみにN3ではFinFlex(動作パラメータに応じてFinの数を変更する)が用意されていたが、N2ではNanoFlexと呼ばれるものが用意されるという話があった。2024年7月に開催されたTSMC 2024 Japan Technology Symposiumの折にこの詳細を確認したものの返事が無かったが、今回NanoFlexはShort cellとTall cellの組み合わせから実現されることが明らかになった(Photo04)。ただ論文でもShort cellとTall cellの違いは明らかにされていない。もっともPaperを見ると"N2 NanoFlex standard cell innovation offers not only nanosheet width modulation but also the much desired design flexibility of the multi-cell architecture."とあり、Sheetの幅が違うのは確定で、あとはRibbonの数の調整ということなのかもしれない(厚みを増やすという選択肢は無いと思いたい)。そのNanoFlexを利用した場合の特性をN3Eと比較したのがこちら(Photo05)で、同じ動作周波数なら35%の消費電力削減、同じ電力なら14%の高速化が実現出来た、としている。