PCテクノロジートレンド 2025 - プロセス編「TSMC」

少なくとも現状、このN2に関して量産に至るまでの障壁は殆ど残っていない模様だ。最後の障壁は？ というと価格で、以前は1枚あたり$25,000程度とみられていたWafer Cost、最近の報告では$30,000近いらしい。これはチップ価格の猛烈な上昇に繋がると思われるだけに、N2を使うアプリケーションは相当注意深く選ばれる事になりそうだ。

さてこれに続き、2026年にはN2P/N2Xが登場する事になっている。実はこのN2P/N2Xはあまり情報が無い。一応N2PはN2Eと比較して5～10%程度消費電力が少ない(恐らく同一動作周波数の場合)という情報はあるが、逆に同一消費電力で動作周波数がどの程度伸びるのかという数字が無いあたり、単に消費電力削減がメインの可能性はある。もっともそれで5～10%減るなら、それは十分大きな改良ではあるのだが。ちなみにN2Eからデザインの互換性がある、とされている。同時期にN2Xも提供される筈だが、こちらの詳細は本当に不明である。この辺は2025年のTSMC Technology Symposiumでもう少し公開されるかもしれない。ちなみにこのN2に向けたEDA Tool(Photo06)やIP(Photo07)の準備もかなり進んでおり、2025年にはN2シリコンでの試作して検証が完了したIPのアナウンスとかがありそうだ。

そして2026年末～2027年に登場するのがA16プロセスである。このA16はトランジスタの改良に加え、BSPDN(Back-Side Power Delivery Network:裏面電力供給)オプションが付く最初のプロセスとなっている。以前はN2P/N2Xで提供されるのでは？ という話もあったが、これはA16まで後送りにされることになった。A16とN2Pの性能差は以前こちらに掲載したものから特に変わっていない。
○後工程に関しても少しだけ

さて、前工程についてはこんなもんであるが、後工程に関しても。といっても基本的にこれ以上の話は無いのだが。ただこの図ではCoWoS-S(Silicon Interposer)→CoWoS-R(Organic Interposer)に推移するという話しか載っていないが、この間を埋めるものとしてCoWoS-Lが以前からTSMCのページで紹介されている。

このCoWoS-Lは要するにSilicon Interposerを利用したBridge(Photo08)で、IntelのEMIBとかSamsung ElectronicsのI-Cube E、SPILのFOEB(Fan Out Embedded Bridge)、あるいはASEのFOCoS-Bridgeなどと各社から提供されている技法だが、TSMCはNVIDIAのBlackwellの接続でこれが初採用となった。その結果、というのもあれだが2024年8月頃に伝えられたBlackwellの遅延の理由がまさにこのCoWoS-Lの問題だったらしい。