Ryzen 9 9950X & Ryzen 9 9900Xを試す - Ryzen 9000シリーズ全モデルでZen 5を改めて詳細評価

グラフ127～130がInter-Thread Efficiencyのダイジェストである。まずグラフ127・128がInter-Thread LatencyのBest/Worstであるが、前回には無かった項目にInter-Module Latencyがある。要するにCCDを跨いだ状態でのLatencyの測定で、1 CCDのRyzen 5/7では意味が無い結果であった。これがRyzen 9 9900X/9950Xでは倍近くに増えているのはちょっと意外であった。IoDが共通、という事を考えるとこれはCCD側の問題だと思うのだが、Inter-Coreは若干の高速化(というか低Latency化)が実現しているのに、Inter-Moduleがここまで悪化しているのはちょっと興味深い。つまりZen 5ではなるべく同一CCD内で一つのProcessを走らせるようにするのが得策という訳だ。

Inter-Thread BandwidthのBest/Worst(グラフ129・130)では、特にRyzen 9 9950XのL2付近の帯域の大きさが目を惹く。Ryzen 9 9900XもRyzen 9 7950Xなみの帯域で、これは恐らくAVX512を同時2命令実行できるのに絡み、L2周りの帯域の強化が影響しているのではないかと思う。

Memory Bandwidth(グラフ131・132)では、ことStreamに関してはMT+MCと1Tの帯域が大差ないという謎の結果になっているがこれは恐らくIoDのメモリコントローラ側というかメモリそのものの制約であって、実際RMMTでも8thread位の数値だとRyzen 9000系はReadが76GB/sec、Writeが35GB/sec位だったから、この数字には納得できるものがある。今回だとDDR5-6000×2chだからピークでも96GB/secであり、Streamで半分強が出てるのは十分に高速である。何というか、Zen 5コアを更に高速化したいと思った場合、次にやるべきことはMemory Controllerの高速化とか広帯域化になりそうだ。

Cacheエリアまで広げて帯域を確認したのがCache&Memory Bandwidth(グラフ133・134)で、こちらもMT+MC(グラフ133)より1T(グラフ134)の方が判りやすい。ところで以前の記事でこのグラフ133について「MT+MCでL2 Accessになった途端に帯域が跳ね上がるのは、全コアがL1をフルにぶん回すと消費電力がリミットになり、動作周波数が引き下げられたためであると考えられる。このあたり、Ryzen 9だとTDPがもっと大きいので、また違った傾向になりそうである。」と書いたが、Ryzen 9 9900X/9950Xでも傾向は同じだった(9900Xと9950Xでグラフのカーブの形状が異なるのはちょっと面白いが)。ただこれはあくまでMT+MCの場合で、1Tの場合は当然L1の方が帯域が大きい。要するにL1相手にぶん回すと、簡単に動作周波数がLimitに達してしまい、制限が掛かるというシナリオがやはり一番理屈にあっていることになる。この辺はちょっと不思議である。